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主题：【小宋献策】我们的电脑为什么越来越热【答西风兄】 -- 小宋一刀
家园 【小宋献策】我们的电脑为什么越来越热【答西风兄】 西风兄提到的问题是一个很大的问题 也是个困扰了半导体工业界很久的问题
许多人得了PHD都是在这个方面做学问
小刀才疏学浅 只能就我所知的讲一些
西西河中藏龙卧虎 希望有识之士多加指正
以免小刀陋见误导诸读者
IC DEISGN 中有一个很简单的公式
P = C*(V^2)*f*(SE)
P-> POWER : 是晶片在工作情况下所需的POWER
C-> CAPACITOR : 是整个晶片的电容 (我不太有把握中文是不是这个翻译啊)
V-> 是晶片的POWER SUPPLY
在0.18um中 大概是1.8V
在0.13UM中 大概是1.2V
f-> frquency 是电路速度 (我们熟识的2.6GHZ 等等)
实际上比这个要复杂 但是为了便于解说 我们暂且这么说
SE-> Switching Efficency 是一个PERCENTAGE 下面有详述
完整的公式是
P = C*(V^2)*f*(SE) + V*I(sc) + V*I(leak)
I(sc) 是SHORT CIRCUIT 电流
I(leak) 是SUBTHRESHHOLD LEAKAGE 电流
注意 I(leak)在PDA CELLPHONE的设计中很重要
这后面两项我们暂时不讨论 因为太复杂了
写好了 PHD又到手了
那我们现在来看第一项 P = C*(V^2)*f*(SE)
当晶片进入工作时 它需要克服电容去打开或关闭一个个的半导体 这就需要消耗能量
CPU快不快 到最后都是看能打开和关闭一个个半导体有多快
很容易看出 消耗的POWER是随着 f 的增长而增长的
简而言之 我们的电脑越来越热 就是这个原因
(希望俺的老师没在看啊 否则他老人家那个伤心 白教了)
好 有人提问了
1. 那么我们把 V 变小怎么样
可以 但是请记住 V 变小了, f 晶片的最快速度也会变小 那我们还买这块晶片干吗
2. 那我们把电容 C 变小就得了
可以 但是那很难做到 因为电容是物理特性
电容的大小取决于许多方面
比如
A. 晶片中所有半导体的数量
现在的晶片越做越复杂 INTEL的PRESCOTT晶片据说有110百万个半导体 比P4的55百万个半导体要多一倍
B. 晶圆的才质 这个就是由代工厂掌控的了
这个做好了 PHD也到手了
现在半导体业比较热门的一项研究就是把传统的SILICON OXSIDE 换成 LOW K MATERIAL
LOW K 就是DIELETRICAL CONSTANT比较小的一种材质
C. 电线与电线之间的CROSS COUPLING CAPACITANCE
所以 想把C变小也不是很容易
那就看最后一项 SE: Switching Efficency
尽力减少电路中需要改变电容的计算 能不动的时候就不动或少动
说白了 就是能省电的时候就省电
打个比方 您从冰箱中拿两件东西
您可以打开冰箱两次 每次拿一件
或者您可以打开冰箱一次 一下拿两件
所以从COMPUTER ARCHITECHURE的角度来看 越EFFICIENT的设计也越省电
同一个PATH 可以有六个STAGE 那么这个电路需要POWER去SWITCH的需求也越大
那么如果我们改成4个STAGE 那么我们就省下了两个STAGE不需要消耗能量
我一个师弟在一家叫TRANSMETA的公司做ARCHITECTURE
这家公司就是用一种叫CODE MORPHING的方式来控制晶片中部份电路的打开与关闭
说白了 他们不全是用实际的半导体来做控制而是用SOFTWARE加上半导体来控制 这样可以减少晶片上的半导体数目
有什么好处呢? 对了 电能消耗就相对减少
坏处了? 就是跑的相对慢一些
所以他们的晶片就用在LAPTOP PDA里面
这家公司以前请了LINUS TORVALDS (不过他几个月前辞职了)
我有时去他们公司噌饭时还看到过他 长的白白胖胖的 挺可爱 至少比BILL GATES要可爱些
他开的车也就是一部MERCEDE SLK230
看来财富与才学是没有什么明显关系的啊
所以 现在许多设计都是以减少POWER为主 不要忘了
现在的晶片是越来越小 所以POWER/DENSITY也越来越大
INTEL一直领着大家搞数度上的竞赛 现在慢慢发现走入了一条死胡同 (请记住 速度越快 耗能越大 象跑步一样 当然 跑步如果有好的跑鞋和姿势会比较省力
晶片设计的原理是一样)
所以看以后五年半导体业的走向 会很有趣很刺激
大家睁大眼睛看啊
家园 水冷交换出来的废热其实很有用的 最差可以搞个澡堂子:D
好一点可以搞沼气池啥玩意的
家园 几年了？ 家园 工艺后端还有很多的不确定,已经比MAP 落后几年了. 家园 【都是好问题 厚着脸皮回答】 首先要说明的是 这是我一家之言
为了便于说明 文中许多工式都被简化的惨不忍睹
好在是哥几个聊天 不是在做答辩啊
望有识之士多加指正
1。热能可不可以转换再加以利用？
我曾读到过一些RESEARCH在想做把产生的热量回收的研究工作 是很COOL的想法
是否可行 是个问号
怎么去HARNESS这些热能
怎么去CONVERT这些热能 我们可以假设只能用机械的手法因为肯定不能在回收的过程中产生更多的热量 但是机械的手法可以做到90NM吗
以下是一个LINK
http://www.dvhardware.net/article2135.html
2。如果POWER问题解决，下一个BOTTLE NECK在哪？
我并不觉得POWER是个可以一刀砍掉就可以干净利落解决的问题
我们能做到的只是尽量减少它的IMPACT
BOTTLE NECK就是越来越多了
在90NM 里面 很严重的一些问题就是
1. 前文被我所简略的I(leakage)
因为到了90NM 半导体的SILICON OXSIDE越来越薄->半导体的Vt越小
Vt是什么呢? 就是半导体的最小的可以让它开始由"不导"到"导"的一个物理特性
Vt越小 这可以让半导体跑的更快 为什么?
因为半导体内的电流大小
I(ds) ~ [ Beta * (V(gate)-Vt)]
简化了很多 不过关系没错
Vt越小 I(ds)越大 Beta就更复杂了 暂且不谈
但是Vt越小 它的不好的地方就是它的I(leakage)也越大
所以这是一个很互相矛盾的地方吧
那么您说 糟了 怎么办呢
是很难办 因为这都是物理特性啊 怎么改
这就要佩服工程师的聪明了 (除了象我这样混饭吃的 有时还只能混碗粥喝哈)
现在工业界比较通行的解决办法是:
比如说一个NAND GATE 我们可以做好几个不同的
每一个不同的NAND GATE有着不同的Vt
这样的话 在设计电路的时候 如果有一条线需要跑的很快 我们就用Vt小的
如果有一条线不需要很快 我们就用Vt比较大的那个
这样就可以把I(leakage)减少很多
不过这样做就是很花时间 在晶片制造方面也更复杂
2 LITHOGRAHY的问题
因为在制造方面 我们实际上是用照相的方式去制造这些MASK
我们现在用的LASER的WAVELENGTH已经不能够很好的去DEFINE半导体的长度等等
大家想想 现在的DEVICE SIZE是90NM 用来做LITHOGRPHY的LASER的WAVELEGTH是多大? 130NM
现在越做越小 要求的准确度也越大 那怎么办?
我不知道 不过我相信人类是一定有办法的
怎么样 活在这个时代很刺激吧
3 越做越小 实际上就是电子跑的EFFECTIVE CHANNEL越来越小 能跑的电子也越来越少
到最后 可能只有一个TUNNELING的现象 这就和QUANTUM WELL差不了多少了
也就是 我们的PHYSICAL LIMIT快到了
到时候怎么办呢 我也不知道 但是活在刀尖上混饭吃很刺激
上述所讲的 只是工业界最通用的CMOS的TECHNOLOGY 现在有不少在做MOSFET NANOTUBE QUANTUM COMPUTING 等等的
但是大多停留在研究节段 甚至还只是个CONCEPT
现在来谈谈CODE MORPHING
这个实际上不是什么新东西 80年代的时候 IBM就有用过
它的主要用意就是不是所有的LOGIC都需要用TRANSITOR来做
当然这就要OS的高手来研究什么可以分开 什么不可以分开
是适合气功修炼人士做的 不是我这没有耐性的快意恩仇的刀客做的来的
给您一个LINK
http://www.transmeta.com/crusoe/codemorphing.html
最后再讲几句
1 我看到的大陆的半导体业还刚刚起来 但是很有潜力
我想我们今后二十年内好好的做 超过台湾应该是没有问题
2 高科技到底是为了什么
只是让GAMES可以玩的更血腥更逼真
只是让大家看NAKED PICTURE时更快
我们人类的思想为什么没有象高科技这么突飞猛进
欢迎讨论
家园 有点收获.. 1.不知道你的90NM的DEVICE SIZE所指的是什么SIZE.
对于CMOS设计的CHIP,标准好象是按照POLY的最小WIDTH来定吧.
假如,对于使用可多选不同Vt的NAND GATES,那么想象我们CHIP内部的NAND GATES数量之大, 对于可选操作将付出的代价也不小, 如果选三种Vt,那么我们需要搞三倍的NAND GATES, 电可能少用了点,但至少SIZE又大啦,增加LOGIC CONTROL的复杂性是不是也是个新问题呢.
万一别的逻辑GATES也需要可多选的话. 这样设计出来的CHIP中过多的MOS redundancies, 将会浪费SIZE,只会占着茅吭不拉屎.
不属上策.
2.对于CODING MOPHING的解释.
看后,觉得那只是个老概念COMPILER新名词吧,移花接木而已.
说到根本的,那只是个CODING OPTIMIZE软件优化程序而已.和CMOS DESIGN关系不大. 也就是个软件把关程序, 其实这个应该是软件编译器COMPILERS干的事情不属于CMOS设计范围. 所以, 软件的优化对于硬件的执行效率非常重要.
假如铁手做的程序很滥,到我们机器里面硬件MOS执行时候, 需要运行的次数多,那么相对好的程序来说,CHIP会折寿的.
所以.软件优化,人人有责.
顺便问一句, 小宋刀是做VLSI的吗?
- 复 有点收获..
家园 【还是好问题 再次厚着脸皮回答】 1 SIZE所指的是什么SIZE?
是指POLY SIZE
有趣的一点是台基的SIZE和联电的SIZE不一样啊
台基的0.13UM DEVICE的工艺中的SIZE就是0.13UM
而联电的0.13UM DEVICE的工艺中的SIZE确实际上是0.12UM 为什么?
请大家想想先
MULTI Vt的问题是这样的:
现在的STANDARD CELL LIBRARY有许多都是MULTI Vt LIBRARY
那么我们在做SYNTHESIS的时候 不是有多次的ITERATION吗?
我们的METHODOLOGY就是第一次做的时候 用LOW Vt LIBRARY 去SYNTHESIZE
当我们TIMING CLOSE以后, 再PLACE AND ROUTE, 再做POWER 和 SIGNAL INTERGRITY 的分析
如果我们发现有LEAKAGE严重的时候 再分析这一条线路
如果可以的话 我们会换上HIGH Vt CELL
请注意 我们之所以可以这以这样的关键是因为HIGH VT 和LOW VT 的CELL PRINT 是一样大的
所以DIE SIZE不需要增大
但是ITERATION是需要很多次 这几年头发是变的越来越黄了
2
TRAMSMETA 的 CODE MORPHING的概念不是新的
但是他们的做法比较新颖 因为他们的CODE MORPHING的INSTRUCTION不是在CPU里面 而是在一个PROGRAMMABLE ROM 里面
这个ROM比较大 会和它的 IO SHARE
我觉得它和FIRMWARE是比较象
3
小刀不敢说是做什么的 江湖上混口饭吃而已
家园 关于multi vt的问题 如果把vt switch(把低vt的逻辑门换成高vt的逻辑门)放在后端去做(Place and Route)，会不会可能优化的空间会较小？
举个例子，假设一条路径全部用低vt门实现之后，可能整条路径的延时很小。这样在布局布线之时，它们可能就会在版图上放得比较分散。这样，你能再改成高vt的余地就比较小了。为什么不尝试在前端就允许vt swiching呢？据我所知，很多synthesis tool都支持frontend vt switching的啊。
有什么特殊的考虑？当然如果涉及公司的秘密就算了。
家园 你所用的LAYOUT工具是什么? 我用的CADENCE.
STANDARD CELL LIBRARY倒是有很多..
但是对你后边有些所东东讲不是很清楚..
希望你讲的清楚清晰些..工具以及实现方法..
让大家也了解一下..
家园 佩服佩服 家园 小刀宋, 看来小宋刀是吃这大碗的.
本人正对此方向有点兴趣.所以,想多了解点..
有没有对目前CMOS VLSI设计分析报告什么的..
老想看看.
做这的好象就那么几大家吧..
如能提供相关,不胜感激.
对啦,那么你说的90NM的产品是啥公司的呢?想了解了解..
家园 CODE MORPHING的方式是什么方式?行得通吗? 软件的执行速度相对电流在一个个晶体管里的奔跑的速度实在是太慢了.
想想,有很多很多等待着并行触发的晶体管着急的等待着慢腾腾的软件开关钥匙,将会发生什么情况呢?
用它控制晶体管的开关可能只会造成系统DELAY和瓶颈,会不会得不偿失呀.那种方式能行得通吗?
不过很想知道code morphing的具体方式是什么样的方式...如何控制的.
家园 全美达的设计很特别 据我所知，它使用一个软件模拟器来执行或者模拟所有的x86指令，而硬件架构本身并没有实现完整的指令集和扩展集，使用启发式搜索来优化执行效率。所以在相容性和易开发性上有独特优势，只要更新软件就可以扩展指令，甚至可以完全不更改硬件而实现java的实时模拟，至于能耗和速度，由于硬件架构规模小，能耗较低，但是因为是软件模拟速度上的优势几乎等同于零。