- 程序有所改变。发帖如还有问题请报告
- 【征集】西西河的经济学,及清流措施,需要主动参与者,『稷下学宫』新认证方式,24年网站打算和努力目标
主题:【原创】世界上最快的FPGA横空出世 -- 非柳
achronix只是一家初创公司,但出手就颠覆了我对FPGA领域的现有认知。
Speedster产品系列的速度是现有FPGA的3倍,达到了1.5 GHz。
不得不提一下的是,Speedster产品用的是65nm生产工艺。前段时间FPGA的巨头Altera推出40nm工艺的Stratix IV,只是把逻辑门数增加了一倍,主频仍然是350MHz,号称支持550MHz的硬核。
所以,当Altera公司高端FPGA高级产品市场经理David Greenfield说:“我们以前也一直在关注这种方法并且会一直关注下去。”时,我听出的大多是无奈。
achronix的产品的核心在于其picoPIPE加速技术。这里面有个独特之处在于可以不需要全局时钟。只需要采用简单的握手协议就能高效的控制数据流。这样看来和ASIC的设计更加相近。
achronix定位在高端市场,我相信如果按这样的趋势发展,高端ASIC基本上就要被替代了。
achronix的founder是Cornell大学EECS的助理教授及其博士生。第一轮风投获得了3440万,同志们可以注意下这个公司。
http://www.achronix.com/
恭喜:你意外获得【通宝】一枚
鲜花已经成功送出。
此次送花为【有效送花赞扬,涨乐善、声望】
记得我们上课做过这个东东,不过就是特别麻烦
里面每个器件的完成时序都不一样,一个好了就可以往下继续执行,所以效率会比有全局时钟的高。就是说:有全局时钟的,时钟要以最慢的操作来定,这就是同步逻辑。异步逻辑只有在输入和输出的时候需要等待,其他的就让内部的门跑在自己的极速上吧……
鲜花已经成功送出。
此次送花为【有效送花赞扬,涨乐善、声望】
- -- 系统屏蔽 --。
这里有个链接,可以看看
http://www.pldesignline.com/210601881?cid=RSSfeed_programmablelogicdesignline_pldlRSS
没做过ASIC,但你说的那些现在的FPGA缺点我都同意,主要是功耗和速度。你说的“altera的时钟只有几百兆,是指集成到里面的cpu core而言”值得商榷。实际上几百兆的速度通常是指里面的运算模块,比如乘法器和FFT。我曾经用StratixII尝试在250MHz上跑2个FFT,结果就垮掉了。
关于Achronix这个初创公司,我同意兄台的观点,需要继续观察。兄台可否说说以前的故事,我对这个也感兴趣。
了气候的,风投的成功率是很低的,在俺这里是零,呵呵。我还没算过俺干过CONTRACTOR的公司,要加上那有三亿了:)
只是消除了全局时钟而已,还是需要local时钟的吧。